摘要：随着数字信号处理和集成电路技术的发展，直接数字频率合成（DDS）应用也越来越广泛。由于模拟调相方法具有生产性差、调试不方便、调制度控制不精确等缺点，因此采用数字方法实现各种模拟调制也越来越普遍。现在许多DDS芯片只直接提供了实现多种数字调制的功能，实现起来比较简单，而要实现模拟线性调制具有一定的难度。因此本文介绍了一种采用AD公司高性能DDS芯片AD9852和FPGA结合用全数字方法直接在70 MHz中频上实现多制式信号调制的方式。通过FPGA 编程来实现对DDS器件AD9852所产生的多种不同调试方式的调制信号的控制。从而达到实现远距传输信息的目的。
关键词：DDS FPGA 多制式调制
中图分类号：TP79文献标识码：A文章编号：1007-9416(2011)09-0086-01
1、引言
在最近的20年，通信、雷达、宇航和遥感遥测技术的飞速发展，对信号源的频率稳定度、频谱纯度、频率范围和输出信号的频率提出越来越高的要求。而常见的信号发生器主要是一些世界知明的测试设备公司（如HP，斯迈特等）生产，其价格昂贵，操作繁琐。不能满足实际工程，特别是突发信号的工程的需要。为了满足现代通信、先进雷达的高指标要求，人们采用了1种新的频率合成技术——直接数字频率合成（Direct Digital Synthesizer—DDS）。DDS具有非常宽的调谐范围，采用DDS数字方法可以产生多种波形，可以实现多种数字式调制，也可以实现雷达工作波形的快速捷变。所以，采用高性能的DDS电路构成的直接数字频率合成器可以产生满足各种高指标要求的雷达信号和通信信号。同时采用现场可编程门阵列（FPGA）来控制DDS信号的产生，可以实现在线编译，操作起来简单。开发一种用FPGA来控制DDS产生各种调制信号的数字调制源，使操作更加简单，随着FPGA芯片和DDS技术的更加成熟和成本的不断降低。基于这两种技术的调制源具有广阔的发展空间和市场前景。
2、总体思路及硬件设计
2.1 总体思路
基于能灵活产生调制信号以及可在线编程的考虑。确定采用FPGA和专用DDS器件结合的方式来实现调制源的设计和实现。所采用的FPGA器件是由ALTERA公司生产的Cyclone系列芯片EP1C6T144，DDS芯片由AD公司生产的AD9852。用晶振产生FPGA工作时钟信号。在设计过程中，我分为两个模块来设计和实现调制原硬件的设计。一：FPGA模块：该部分主要由三块构成：电源（电源提供5v的电压，为外围提供3.3v电压，内核提供1.5v电压。），I/O口和配置。配置有两种，JTAG（用于实时在线控制）和AS（用于烧写ROM）。二：DDS模块：该模块电路包含一个运算放大器，用于放大从FPGA输入的信号，4个滤波器（AD826）用于控制带外抑制。
2.2 硬件设计
调制源电路分为四大块，分别是：晶振、电源、FPGA.和AD9852。晶振用于产生FPGA的工作时钟信号。电源提供5v的电压，为外围提供3.3v电压，内核提供1.5v电压。FPGA所产生的控制信号送到AD9852的数据缓冲区后，还必须通过一个更新时钟才能将数据缓冲区中的数据送到相位累加器，成为有效数据后进行输出。AD9852有两种更新时钟产生方式，一种由芯片内部自动产生，另一种由外部提供。基于准确性和灵敏度的考虑，必须使用外部I／O更新时钟，同时必须使参考时钟信号(REFCLK)与外部I／O更新时钟(UPDATE CLK)上升沿之间满足一定的时序关系。 更新时钟的上升沿必须在参考时钟的下降沿0．3ns之后与下一个下降沿1．5ns之前之间产生，这样可以使AD9852工作在相同的系统时钟(参考时钟乘以一定倍数)下，且它们的系统时钟脉冲数相差不能超过1个脉冲。 在第一次传送数据之前必须先使AD9852复位，以保证AD9852的输出相位可知。
2.3 模块代码设计
模块代码设计;本节分为两部分，分别是代码的编写和上板调试。在编写过程中采用的是Verilog HDL语言，该语言的语法与C类似，因此使用起来比较容易上手。
在代码编写过程中首先是对参数的配置。最重要的就是锁相环的配置和控制寄存器各位状态参数的设置。AD9852共有40个寄存器，我们需要配置的锁相环在第33（21：十六进制）个字，而控制锁相环范围的控制限在第34（22：十六进制）个字。锁相环控制限选择锁相环参考时钟增益的频率范围，当选择内部系统时钟频率在200M～300M之间时锁相环控制限置1，选这低于200M的时钟频率时锁相环控制限置0。当锁相环置0的时候，锁相环开系统时钟频率是参数时钟频率的N倍（N的范围在4到20之间），如果锁相环置1，锁相环关，则系统时钟频率就是参数时钟频率。
3、调试及结果分析
在调试过程中发现，仿真的结果显示总是不能很好的输出结果。经过仔细分析和调试发现这个问题的原因是由与程序本身具有的启动时间，从而导致系统不能实时的初始化复位所造成的。因此在编写初始化复位代码的时候就先给他一个和结果波形相同的信号。具体操作如下：在本应输入低电平复位信号的时候输入一个高电平，然后再输入低电平信号。最后再取反，这样就能很好的实现初始化复位。由于初始化复位在依次程序的执行过程中只需要执行一次就可以了，所以就能很好的得出结果输出和仿真结果。
经过调试和修改最终能正确的输出2M~4M FSK，GMSK等调制信号，达到了设计的目的。鉴于篇幅的限制没有附上完整的代码，电路及调试结果图。由于水平有限，前期的考虑不周，调试过程中发现很多不足，如带外抑制不是很好，经过考虑在输出波形前加一个人深表滤波器可以改进；由于在设计中未考虑人机交互性，故在调试和实际运用中每改变一种调制方式就得重新烧入程序，实现起来就比较麻烦。在外部加一个切换开关就能很好的实现人机交互功能。
参考文献
[1]夏宇闻.Verilog HDL 数字设计与综合.北京:电子工业出版社,2004．
[2]白居宪.低噪声频率合成.西安:西安交通大学出版社,1995．
[3]沈越泓,高媛媛,魏以民.通信原理.北京:机械工业出版社,2004．
