标准数字CMOS工艺正交压控振荡器设计

总结.

正交信号的产生有多种方式，比如RCRC相移网络、正交分频器等等.对于QVCO的实现，目前最有吸引力的实现方式是通过两个对称LCVCO的耦合来实现[6-8].传统的基于MOS管耦合的QVCO其相位误差因受到耦合管不对称的影响变大，并且需要消耗更多的功耗[9-10].为了降低功耗同时保证低相位噪声，采用硅体耦合技术[11]，采用这种方式来降低相位误差.Sanjeev Jain[12]采用背栅耦合进一步降低了AMPM的转换噪声，通过采用PMOS耦合避免了谐振腔Q值降低.

考虑到相位噪声、功耗和面积约束，本设计采用通过共源点电容直接耦合的方式，既实现了耦合又成为2倍频滤波电路的一部分，降低了相噪，同时保证了正交相位的精确性.其结构如下图1所示.

2QVCO的设计

QVCO的设计主要是片上电感电容设计、互补交叉对管设计等.

2.1片上电感电容设计

目标振荡频率为16 GHz，可以得到L*C=1.12e-22H*F，因此L为几百pH级，C为pF级，L使用单圈八边形拓扑结构，C采用金属侧壁电容以及累积型MOS管电容作为电压控制电容.

片上集成电感的难度在于金属厚度小，导致串行电阻过大，严重影响Q值.在65 nm工艺RF CMOS工艺中TOP层金属的厚度为3.4 μm，而在数字CMOS工艺中，TOP层金属的厚度为0.9 μm.因此使用标准数字CMOS工艺在进行片上电感集成时，难以获得足够高的品质因数，进而影响VCO的相位噪声.因此在进行电感设计时，我们综合考虑相位噪声及占用面积等制约因数，进行设计，使用最高层金属，对不同宽度和半径的拓扑进行仿真，图2是金属宽度为20 μm情况下电感的等效串联电阻、感值和Q值对电感半径的变化趋势.可以看到随着电感半径增大，Q值恶化的趋势变大.

图3是电感半径在80 μm情况下电感的串联电阻、感值和Q值对金属宽度的变化情况，可以看到随着金属宽度的减下，等效串联电阻增加的程度大于L增加的程度，Q值在根据上面的仿真，选取振荡器的电感为60 μm半径，20 μm宽度的单圈电感.如图4为所采用的电感版图，利用ADS的momentum进行电磁场仿真得到S参数模型供QVCO的系统仿真.

为了提高电感的品质因数，需要减少衬底的涡流损耗，因此在电感和衬底之间，加入了一层M1的十字交叉屏蔽层，如图5所示.

电容设计中使用金属侧壁电容及各种寄生电容形成Cfix，使用NWELL中的NMOS形成的积累型

2.2互补交叉对管

为了减小相噪，提高输出信号的幅度是其中一个方法，因此采用互补交叉对管来提供振荡器负阻.

由于振荡器输出信号为大摆幅的信号，因此在对负阻管子进行分析的时候需要采用大信号分析.

根据振荡器起振条件，需要满足Rp≥R，增加一些余量Rp≥3R.在保证PN管子gm一致的情况下决定P、N管子的尺寸.

2.3低相位噪声设计

为了降低振荡器相位噪声，采取了如下低噪声设计技术.

1）去除尾电流

在高频振荡下，尾电流已经无法对流入tank的电流进行偏置，加上尾电流管子会引入额外的1/f噪声，因此在本设计中去除尾电流的设计.

2）采用2倍频滤波技术

采用在共源极增加电感电容在2倍频出谐振，提高共源极的阻抗.从而降低噪声.

3）电感提高目标频率下Q值

电感的版图设计时增加衬底隔离，见图7.

3.5设计比较

根据文献[5]，评价VCO的设计水平一般都通过公式（13）来衡量，其中L〖JB（{〗Δ为对应频偏处的相位噪声，PD为功耗，0为对应的谐振频率.与这两年发表的论文进行横向对比，结果如表1所示.

4总结

本文使用超深亚微米标准数字CMOS工艺实现了片上集成电感及金属侧壁电容，并基于该无源器件设计了一款基于电容耦合的正交压控振荡器，在仿真环境下，实现了10 %的频率调整范围，中心频率为16.12 GHz，相位噪声为-112 dBc@1Mhz，正交相位误差小于0.39°，QVCO核心功耗为4.86mW.目前该压控振荡器正在进行流片验证.该压控振荡器的设计表明了数字工艺进行微波射频设计的可行性，为微波射频收发器的全数字工艺集成提供了理论依据，可以进一步降低生产成本.该压控振荡器可为多核处理器芯片的高频PLL提供振荡源，也可为片上高数据传输率收发模块提供稳定的载波.

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